IBM이 1나노 벽을 넘었다는데, 정작 칩은 못 만든다

손톱만 한 칩 하나에 트랜지스터 1,000억 개. IBM이 6월 25일 공개한 sub-1nm(1나노미터 이하) 칩 기술의 숫자다. 회사는 이를 세계 최초라고 불렀다. 맞는 말이다. 다만 조건이 붙는다. '연구 시연' 세계 최초이고, 이 칩을 실제로 찍어낼 공장은 아직 정해지지 않았다.

IBM Research는 이날 미국에서 0.7나노(7옹스트롬) 노드용 신규 트랜지스터 아키텍처 '나노스택(nanostack)'을 발표했다. 연구 결과는 반도체 학회 VLSI 2026에서 공개됐다(IBM Newsroom, 6월 25일). 발표 직후 업계 반응은 두 갈래로 갈렸다. 한쪽은 “무어의 법칙 로드맵에 10~15년을 더했다”고 봤고, 다른 쪽은 “연구실 돌파구와 공장 현실은 다른 문제”라고 선을 그었다.

먼저, '0.7나노'라는 숫자부터 풀고 가자

7nm 세대 이후 반도체 노드명은 물리적 실측 치수가 아니다. 마케팅 세대명에 가깝다. IBM이 말하는 '0.7나노'도 트랜지스터를 실제로 재보면 그 크기가 아니다. 실제 나노시트 층 두께는 약 5나노로 알려졌다(Slashdot 커뮤니티 논평, 참고). “0.7나노 = 원자 지름”이라는 표현이 종종 따라붙지만, 이건 비유이지 실측이 아니다.

그럼 IBM이 정말 이룬 건 뭔가. 방향을 바꾼 것이다. 지금까지 반도체 미세화는 평면 위에서 소자를 더 작게 그리는 2D 게임이었다. 그런데 트랜지스터가 양자역학적 간섭 한계에 부딪히면서 이 방식이 한계에 다다랐다(MIT Technology Review, 6월 25일). 나노스택의 해법은 위로 쌓는 것이다. 나노시트 트랜지스터를 수직으로 적층하고 엇갈려 배치하는 3D 방식이다. IBM은 웨이퍼 본딩, SRAM 스케일링, 채널 소재 혁신을 결합했다고 밝혔다.

수치로 보면 이렇다. IBM에 따르면 2021년 자사 2나노 칩 대비 트랜지스터 밀도는 약 2배, 성능은 최대 50%, 에너지 효율은 최대 70% 개선됐다. SRAM 셀은 40% 축소됐다. 손톱 크기 칩당 트랜지스터는 약 1,000억 개에 이른다(IBM Newsroom).

일부 2차 매체는 이 칩을 AI 가속기로 쓰면 약 7,000 TOPS의 연산 성능을 내고 AI 모델 학습 시간을 크게 줄인다고 전했다. 다만 이는 IBM 추정치를 인용한 것으로, 공식 보도자료에서 확인되지 않는다. 확정 수치로 받아들이긴 이르다.

낙관론: 무어의 법칙에 10년이 더 붙었다

이번 발표를 반긴 쪽의 논리는 명확하다. 미세화가 벽에 부딪힌 게 사실이라면, 위로 쌓는 3D 적층은 새 활로다.

산업 애널리스트 댄 허치슨은 이번 기술이 “로드맵에 10~15년을 더한 것”이라는 취지로 평가했다(MIT Technology Review). IBM 스스로도 나노스택 로드맵이 최소 10년의 추가 스케일링을 지원한다고 밝혔다.

주목할 지점은 이 원천 아키텍처가 실리콘밸리도 아시아 파운드리도 아닌, 미국 IBM 연구소에서 나왔다는 사실이다. 제이 감베타 IBM Research 디렉터는 “나노스택 아키텍처로 우리는 단지 더 작은 트랜지스터를 만드는 게 아니라 칩을 만드는 방식 자체를 재발명하고 있다”는 취지로 말했다(IBM Newsroom, 영어 원문 번역). 양산 경쟁의 판도와 별개로, 다음 세대 칩 설계도를 미국 연구소가 그렸다는 의미다.

회의론: 연구실 성과와 공장은 다른 리그다

반대편은 차분하다. 요지는 하나다. 발명과 양산은 다른 문제다.

첫째, 수율이다. 소자를 위로 쌓으면 결함률이 올라간다. MIT Technology Review는 “위아래 층 중 하나만 실패해도 칩 전체가 실패한다”는 점을 지적했다. 층이 늘수록 불량 확률은 곱셈으로 커진다.

둘째, 발열이다. 3D 적층은 좁은 공간에 열이 몰린다. 공정 온도를 400도 이하로 유지해야 하는데, IBM은 이를 어떻게 해결했는지 구체적 방법을 공개하지 않았다(MIT Technology Review).

셋째, 시점이다. IBM이 제시한 파트너사 초기 생산 목표는 5년 내, 대략 2031년이다. “잘 풀려야 5년 뒤”인 기술이라는 얘기다. 온라인 커뮤니티에서는 “분기 주가를 띄우려는 발표”라는 냉소도 나왔다(Slashdot, 참고용).

여기서 핵심을 짚어야 한다. IBM은 파운드리가 아니다. IBM Research는 아키텍처를 발명하지만, 실제 칩은 외부 파트너가 찍는다. 과거엔 글로벌파운드리스가, 지금은 삼성·라피더스 같은 파운드리가 그 역할을 한다. 이번 0.7나노도 양산 파트너는 아직 미공개다. “IBM이 1나노 칩을 만든다”는 말은 정확하지 않다.

'세계 최초'의 실제 무게

비교가 필요하다. 대만 TSMC는 이미 2나노 양산을 시작했다(TechNews, 聯合新聞網). 지금 시장의 AI 칩 대부분은 5나노·4나노급이고, 사실상 TSMC가 만든다.

그러니 두 이정표는 성격이 다르다. TSMC 2나노는 '지금 공장에서 돌아가는' 양산 이정표다. IBM 0.7나노는 '5년 뒤를 겨냥한' 연구 이정표다. 둘 다 의미 있지만 같은 저울에 올릴 수 없다. IBM의 '세계 최초'는 sub-1나노 연구 시연 최초이지, 양산 최초가 아니다.

앞으로 볼 것: 노드명이 아니라 '몇 층'

이번 발표에서 진짜 눈여겨볼 건 '0.7나노'라는 숫자가 아닐지 모른다. 나노스택이라는 3D 적층 패러다임 자체다.

나노스택이 제시한 로드맵은 2031년 무렵 파트너사 초기 생산을 전제로 한다. TSMC가 이미 2나노를 양산하는 사이, IBM의 0.7나노는 아직 '몇 층을 안정적으로 쌓느냐'라는 공정 숙제를 남겨두고 있다. 노드명이 물리 치수와 멀어질수록, 수율과 발열 제어를 어떻게 풀어내느냐가 양산 가능성의 핵심 변수가 된다.

그래서 다음 뉴스에서 확인할 것은 두 가지다. IBM이 어떤 파운드리와 손을 잡느냐, 그리고 그 파트너가 3D 적층을 수율로 감당할 수 있느냐. 감베타가 그린 설계도는 나왔다. 이제 그걸 찍어낼 공장의 답을 기다릴 차례다.